ذاكرة الوصول العشوائي (RAM): تقنيات DDR5، التوقيتات Timings وبنية الخلايا

المقدمة

تشهد بنية أنظمة الحوسبة الحديثة ثورة تقنية مدفوعة بالحاجة الماسة لمعالجة البيانات الضخمة (Big Data) وتلبية متطلبات الذكاء الاصطناعي (AI) والحوسبة عالية الأداء (HPC). تمثل ذاكرة الوصول العشوائي الديناميكية المتزامنة ذات معدل البيانات المزدوج (DDR5 SDRAM) القفزة الأحدث في المعايير المعتمدة من منظمة JEDEC لتجاوز عنق الزجاجة (Bottleneck) المرتبط بعرض النطاق الترددي للذاكرة.
تستهدف هذه الورقة البحثية تفكيك البنية الهندسية لتقنيات DDR5، وتحليل تركيبة خلايا الذاكرة الفيزيائية، مع دراسة دقيقة لتأثير التوقيتات الفنية (Timings) على زمن الانتقال (Latency) والكفاءة الإجمالية للنظام.

1. بنية الخلايا الفيزيائية وآليات التخزين (Cell Architecture)

في جوهرها، تعتمد ذاكرة DRAM على مصفوفة ثنائية الأبعاد من الخلايا الدقيقة. تتكون كل خلية ذاكرة بنيوية من ترانزستور واحد ومكثف واحد (1T1C):

• المكثف (Capacitor): يتولى مهمة تخزين الشحنة الكهربائية، حيث تمثل الحالة المشحونة المنطق (1) وتمثل الحالة الفارغة المنطق (0).

• الترانزستور (Transistor): يعمل كبوابة تتحكم في تدفق الشحنة من وإلى المكثف عبر خطوط البيانات.

مع الانتقال إلى DDR5، تم تقليص دقة التصنيع (Lithography Node) لتصل إلى ما دون 14 نانومتر، مما أتاح كثافة تخزينية فائقة تصل إلى 64Gb للشريحة الواحدة (Die). ولمواجهة التداخل الإلكتروني والتسريب الكهربائي الناتج عن هذا التقارب الشديد، جرى دمج تقنية On-Die ECC (Error Correction Code) داخل بنية خلايا السيليكون نفسها، وهي تقنية تتولى تصحيح الأخطاء أحادية البت تلقائياً داخل الرقاقة قبل إرسال البيانات إلى المعالج، مما يعزز الاستقرار عند الكثافات العالية.

2. التطور التقني الهندسي في معيار DDR5

لا تقتصر DDR5 على زيادة الترددات فحسب، بل أعادت صياغة الطريقة التي تدير بها الذاكرة قنوات الاتصال وتوزيع الطاقة عبر البنية التالية:

أ. بنية القنوات الثنائية الفرعية (Dual-Channel Architecture per DIMM)

على عكس الجيل السابق DDR4 الذي يستخدم قناة واحدة بعرض 64 بت لكل وحدة ذاكرة (DIMM)، تقسم وحدات DDR5 ناقل البيانات إلى قناتين مستقلتين تماماً بعرض 32 بت لكل منهما (بالإضافة إلى 8 بت إضافية لـ ECC). هذا التصميم يضاعف كفاءة الوصول ويسمح للمعالج بإجراء عمليتي قراءة أو كتابة متزامنتين على نفس قطعة الذاكرة.

ب. طول الدفعة (Burst Length) وضخ البيانات

تمت مضاعفة طول الدفعة (Burst Length) من BL8 إلى BL16. يتيح ذلك للدفعة الواحدة الوصول إلى 64 بايت من البيانات (وهو الحجم القياسي لخط ذاكرة الكاش في المعالجات الحديثة) عبر قناة واحدة بعرض 32 بت فقط، مما يرفع من كفاءة استغلال النطاق الترددي.

ج. نقل إدارة الطاقة إلى شريحة الذاكرة (PMIC)

في الأجيال السابقة، كانت اللوحة الأم (Motherboard) هي المسؤولة عن تنظيم جهد الذاكرة. في DDR5، تم نقل هذه الوظيفة مباشرة إلى وحدة الذاكرة عبر رقاقة PMIC (Power Management Integrated Circuit). يضمن هذا النقل تنظيماً أدق للإشارات، خفض الضوضاء الكهربائية، وتقليل جهد التشغيل إلى 1.1 فولت مقارنة بـ 1.2 فولت في DDR4، مما يسهم في كفاءة استهلاك الطاقة.

3. هندسة التوقيتات الفنية (Memory Timings) وزمن الانتقال

تُقاس التوقيتات بعدد دورات الساعة (Clock Cycles) التي تحتاجها الذاكرة لتنفيذ أمر معين. عند قراءة مواصفات الذاكرة، تُكتب التوقيتات على شكل سلسلة مثل CL32-38-38-96، وتُعرف كالتالي:

معادلة زمن الانتقال الحقيقي (True Latency)

يرى البعض خطأً أن توقيتات DDR5 المرتفعة (مثل CL40 مقارنة بـ CL16 في DDR4) تعني أنها أبطأ. لكن زمن الانتقال الحقيقي يُحسب بالنانو ثانية (ns) بناءً على العلاقة بين التوقيت والتردد:

4. هيكلية تنظيم المصفوفة: المجموعات والبنوك (Bank Groups & Banks)

تعتمد الذاكرة على تقسيم داخلي للمصفوفات لتسريع الوصول:

• البنك (Bank): هو المصفوفة الأساسية التي تحتوي على الخلايا (صفوف وأعمدة).

• جموعة البنوك (Bank Group): تجمع يحتوي على عدد من البنوك.

في معمارية DDR5، تم رفع عدد مجموعات البنوك إلى 8 مجموعات (مقارنة بـ 4 في DDR4)، بمجموع 32 بنكاً داخلياً. يسمح هذا التقسيم بتطبيق آلية تسمى Bank Group Swap (BGS)؛ فعندما ينشغل بنك معين بإعادة الشحن (tRP)، يمكن للمعالج القفز فوراً إلى مجموعة بنوك أخرى وقراءة البيانات منها دون انتظار، مما يقلل من فترات خمول ناقل البيانات.

خلاصة واستنتاج

يمثل معيار DDR5 إعادة هيكلة جذرية لأنظمة الذاكرة الديناميكية، حيث نجح من خلال نقل تنظيم الطاقة إلى الرقاقة (PMIC)، ومضاعفة طول الدفعة (BL16)، وتقسيم القنوات، في كسر القيود الفيزيائية التي واجهت الجيل السابق. ورغم ارتفاع أرقام التوقيتات الظاهرية (CAS Latency)، إلا أن الترددات الفائقة والهندسة الداخلية الذكية للمصفوفات تضمن الحفاظ على زمن انتقال منخفض مع توفير تدفق بيانات ضخم يدفع بعجلة معالجة الحوسبة الحديثة نحو آفاق غير مسبوقة.

مراجع وتوضيحات مرئية

لمعاينة المخطط الهيكلي التفصيلي وتوزيع المكونات الداخلية على لوحة الدائرة المطبوعة (PCB) لذاكرات DDR5، بما في ذلك تموضع شريحة الذاكرة ورقاقة إدارة الطاقة PMIC وناقل البيانات الثنائي المستقل، يمكنك الاطلاع على الرسم التوضيحي المتاح عبر الرابط التالي:

•مخطط البنية الهندسية وتوزيع المكونات لذاكرة DDR5 (المصدر: Crucial / Micron Technology)

┌────────────────────────────────────────────────────────┐
│                   DDR5 Die (شريحة الذاكرة)              │
│                                                        │
│  ┌───────────────┐ ┌───────────────┐   ┌───────────────┐  │
│  │ Bank Group 1  │ │ Bank Group 2  │...│ Bank Group 8  │  │
│  │ ┌───────────┐ │ │ ┌───────────┐ │   │ ┌───────────┐ │  │
│  │ │ Bank 1-4  │ │ │ │ Bank 5-8  │ │   │ │Bank 29-32 │ │  │
│  │ └───────────┘ │ │ └───────────┘ │   │ └───────────┘ │  │
│  └───────────────┘ └───────────────┘   └───────────────┘  │
└────────────────────────────────────────────────────────┘